AUTOMATIC MAPPING PROGRAMS ONTO A PROCESSOR WITH AN FPGA ACCELERATOR
DOI:
https://doi.org/10.14529/cmse140210Keywords:
social network analysis, information retrieval, data mining, expert finding, popularity analysispeline computing, high-level synthesis, parallelizing compiler, FPGA, VHDLAbstract
A problem of automatic high level program mapping onto a CPU with an FPGA accelerator is
considered in this work. For such a mapping an HDL code generator from a parallelizing system’s
internal representation is being developed and used.
References
Каляев, А.В. Модульно-наращиваемые многопроцессорные системы со структурно-процедурной организацией вычислений / А.В. Каляев, И.И. Левин — М., «Янус-К», 2003. — 380 с.
Штейнберг, Р.Б. Отображение гнезд циклов на многоконвейерную архитектуру / Р.Б. Штейнберг. // Программирование. — 2010. — № 3.
Яджак, М.С. Высокопараллельные алгоритмы и методы для решения задач массовых арифметических и логических вычислений / М.С. Яджак. Диссертация на соискание ученой степени д.ф.-м.н. — Институт прикладных проблем механики и математики, Львов, 2009. — 298 с. (на украинском языке).
Bondalapati, K. Modeling and Mapping for Dynamically Reconfigurable Hybrid Architecture./ K. Bondalapati. Ph.D. Thesis — University of Southern California, August 2001.
Dubrov, D.V. Generating Pipeline Integrated Circuits Using C2HDL Converter D.V. Dubrov, A.S. Roshal // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2013), Rostov-on-Don, Russia, September 27-30, 2013 — 2013. — P. 215–219.
Self, R.P. A Design Methodology for Construction of Asynchronous Pipelines with Handel-C / R.P. Self, M. Fleury, A.C. Downton. — IEEE Software, 1988. — Vol. 150, P. 39–47.
